東大ら，誤り耐性量子コンピューターの設計を提案

東京大学，日本電信電話（NTT），理化学研究所，九州大学は，従来の計算機の基本設計であるロードストア型計算機の考え方を量子計算機に適用した，新たな誤り耐性量子計算のアーキテクチャを提案した（ニュースリリース）。

従来の量子コンピューターは量子回路型と呼ばれ，計算に必要なすべてのデータを量子ビットに保持しながら演算を行なう方式だった。デバイスのどの場所にデータを保存していても任意の基本演算を可能にしつつ計算機を拡張する必要があるため，コンピューター自体のサイズが大きくなってしまうという課題があった。

またこの方式の計算機では，プログラムが計算機を構成するデバイスのサイズや誤り訂正方式に特化して最適化されるため，計算機の設計が少しでも変化すると，実行ファイルの計算機間での移植が困難になるという問題もあった。

特に，誤り耐性量子計算において主流の表面符号を用いる方式では，データの処理に必要な補助セルが大量に必要となり，メモリ利用率は最大でも67%にとどまるという問題があった。量子コンピュータの規模拡大が技術的に難しい中で，この低いメモリ効率は大きな課題となっていた。

そこで研究グループは，従来の古典計算機で広く用いられているロードストア型の設計思想を量子計算機に応用した。新たに開発したアーキテクチャでは，大容量の記憶領域と小規模だが高度な演算が可能な演算領域を組み合わせることで，量子ビットの効率的な管理を可能にした。

この方式では，記憶領域と演算領域の間でデータの移動をロードとストアの命令で抽象化し，量子誤り訂正方式やハードウェア設計が変わってもプログラムをそのまま適用できる高い移植性を実現した。

また，量子コンピュータではクローン禁止定理などの量子特有の制約があるため，記憶領域と演算領域の分離が効率的に機能するかは未解明だった。しかし，今回の研究では新たな量子メモリ方式を提案し，理論上100%，実用的なケースでも約90%のメモリ効率を達成できることを示した。

一方で，ロードストア型の量子計算では，記憶領域と演算領域のデータ転送が計算時間のボトルネックとなる可能性があった。しかし，量子プログラムのメモリアクセスパターンを解析した結果，古典コンピュータと同様に局所性が存在することを初めて確認した。

これに基づき，キャッシュ機構に似たデータ管理手法を導入し，通信時間を他の演算と並行処理することで，計算速度の低下をわずか3%に抑えることに成功した。

研究グループは，この技術は，プログラムの高い移植性と高効率な量子ハードウェアの活用を可能とするものであり，有用な量子計算の早期実現を加速することが期待されるとしている。