東芝ら，超低消費電力マイコン向けに2種類のトンネル電界効果トランジスタを開発

東芝と産業技術総合研究所（AIST）は共同で，超低消費電力マイコン向けに新動作原理を用いた2種類のトンネル電界効果トランジスタ（TFET）を開発した（ニュースリリース）。このトランジスタをそれぞれ適した回路に適用することで，汎用CMOSプロセスを用いつつ，既存の電界効果トランジスタ（MOSFET）では実現困難な超低消費電力チップセットの実現が可能となる。

近年チップの低消費電力化に対する要求が急速に増す中，従来のMOSFETとは異なる動作原理をもつTFETに注目が集まっている。TFETは，素子のオン/オフ機構に電子のトンネル効果を利用することから，原理上極めて急峻なオン/オフ特性が得られる。より低い電圧での動作もしくは低いオフリーク電流の実現が可能となり，超低消費電力回路に向けた研究が活発化している。

他方，TFETはトンネル効果を利用するため，MOSFETに対し高いオン電流が得られにくいという課題がある。そこで，昨今では主に高速動作製品向けにIII-V族化合物半導体を適用し，MOSFETに迫るオン電流を追求するという研究が盛んになされている。ところが，現在の汎用CMOSプロセスで採用されていないこのような新規技術は，製造プロセスの複雑さや素子の特性バラつきを増大させる要因となる。

そこで同社は，TFETを適用する回路を限定し，汎用CMOSプロセスを用いてそれぞれに特化した性能をもつTFET素子を開発した。具体的には，極めて低いオフリーク電流を実現しつつ，バラつきとオン電流のバランスを最適化した主にLogic回路向けのTFETと，バラつきの抑制に特化した主にSRAM回路向けのTFETの2種類を開発した。

両者ともに縦方向接合の構造を採用。これは，トンネル接合となるソースとチャネル領域を縦方向に形成することで，ゲート電界と平行にトンネル電流を発生させることができる。このため，TFET構造として一般的な横方向接合より，効率的なゲート電界による制御が可能となる。

Logic向けのTFETは，接合形成にSiのエピタキシャル成長技術を活用することで，均一かつ急峻な接合の実現を可能とし，バラつきの抑制とオン電流の向上を達成した。特に，エピタキシャル成長中に炭素や燐の不純物を添加することで，その後の製造プロセス（熱負荷）による接合の劣化（鈍化）を抑えることが可能であることを実証した。

また，さらなるオン電流の向上を狙い，エピタキシャル層としてSiGe材料の導入を行なった。SiGeはSiよりも小さなバンドギャップを持つためトンネル効率を上げオン電流を向上させることが可能となる。ただし，同時にオフリーク電流の上昇を伴う懸念があることから，今回SiとSiGeを組み合わせたヘテロ接合を採用した。

この際，CMOS動作を考慮し，N型TFETとP型TFETそれぞれに対するSiGe位置の最適化を実施し，Si TFETと同等のオフリークを維持したまま約2桁のオン電流向上を達成した。エピタキシャル技術やSiGe材料はすでに汎用CMOSプロセスで採用されているものであることから，シームレスな製品展開が可能となる。

一方，SRAM向けに究極的な素子のバラつき対策として，同社発案の新しいTFET構造であるソース接合レスTFETを開発した。TFETはソースとチャネルの接合状態によって大きく特性が変動するため，接合形成プロセスによるバラつきの増加が課題となっていた。

そこで同社は，物理的なチャネルは形成せず，一様なソース領域上にゲート電極を形成する新たなTFET構造を提案した。チャネルはソース領域中にゲート電界によって電気的に形成されるため，従来の物理的なチャネル形成によるバラつきを一切排除することが可能となる。今回，サンプルを試作し動作実証を行ない，従来のTFETに比べ素子のバラつきを半分に抑えることに成功した。

同社では今回開発した2種類のTFETと既存MOSFETをひとつのマイコンに集積化することで，トータルの消費電力を1/10以下に低減したチップセットを，2017年頃の製品化を目指して開発するとしている。