東芝は，スマートフォンなどの携帯機器向けシステムLSIに混載されるSRAMの消費電力を大幅に削減する回路技術を開発した。今回開発したビット線電力計算器，及びデジタル制御リテンション回路をSRAMに搭載することで，待機時から高速動作時，室温から高温までの幅広い動作条件で消費電力を削減することが可能。今回試作したチップでは従来技術と比べて動作電力を27%，待機電力を85%削減できることを確認した。
SRAMにはビット線と呼ばれる読み出しデータ転送用の配線があり，この配線の充放電がSRAMの動作電力の多くを占めるが，今回このビット線を利用したクロック生成回路と，このクロック周波数をモニタする回路で構成されるビット線電力計算器を搭載することにより，従来困難であったビット線の動作電力予測が可能になった。このビット線の動作電力とそれ以外の回路で消費される動作電力の合計が最小となるように電圧を選択することで，動作条件に応じた最小電力でSRAMを動作させることが可能になる。
また待機電力対策として，SRAMの電圧制御回路にデジタル方式を採用したデジタル制御リテンション回路を開発。これによりSRAMに電圧を供給する電圧制御バッファのサイズ情報をデジタルで保持できるため，周期的に電圧制御アンプを起動しバッファサイズを更新することで，大幅な電力削減が可能になった。また複数のSRAM間で同一の電圧制御アンプを共有し，順次バッファサイズ情報を更新することで従来のアナログ方式に比べて電源制御回路の面積増大を最小限にとどめることが可能になった。
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